2025年IEEE VLSI研討會正在日本東京召開，本次會議上，一家知名存儲企業(yè)公布了未來三十年在DRAM技術(shù)領(lǐng)域的研發(fā)路線圖及持續(xù)創(chuàng)新策略。

該企業(yè)首席技術(shù)官在發(fā)言中指出，隨著現(xiàn)有技術(shù)平臺在提升DRAM性能和容量方面面臨越來越大的挑戰(zhàn)，公司正計劃將4F2 VG平臺與3D DRAM技術(shù)引入10納米及以下制程的內(nèi)存產(chǎn)品，并將在結(jié)構(gòu)設(shè)計、材料選擇和元件配置等方面進行深入探索與革新。

4F2 VG技術(shù)通過將傳統(tǒng)DRAM中的平面柵極結(jié)構(gòu)改為垂直排列，有效減少了每個數(shù)據(jù)存儲單元所占用的芯片面積，從而在提升集成度的同時，實現(xiàn)更高的運行速度與更低的能耗。在4F2 VG架構(gòu)的DRAM中，將采用類似NAND閃存中的混合鍵合工藝。

對于業(yè)內(nèi)關(guān)于3D DRAM層數(shù)增加將導(dǎo)致成本上升的擔(dān)憂，這位技術(shù)負責(zé)人表示，相關(guān)問題有望通過持續(xù)的技術(shù)進步逐步克服。