2025-04-27 01:21:55 作者：

4月26日的消息顯示，在近期舉行的北美技術論壇上，臺積電首次對外披露了其N2（2nm制程）工藝的缺陷率（D0）相關信息。與此前的7nm、5nm以及3nm等制程相比，N2工藝在缺陷率控制方面表現(xiàn)更為優(yōu)異。

雖然臺積電并未公開具體的缺陷率數(shù)據(jù)，但展示了不同制程工藝隨時間變化的缺陷率趨勢。N2是臺積電首次引入GAAFET全環(huán)繞晶體管技術的工藝，距離大規(guī)模量產還有兩個季度，預計將在年底實現(xiàn)。

從試產情況來看，N2工藝在過去近兩個月的表現(xiàn)中，其缺陷率與同期的N5/N4工藝相當，甚至略低，并且顯著優(yōu)于N7/N6和N3/N3P工藝。從試產到量產的半年周期內，N7/N6工藝的綜合缺陷率相對較高，而N3/N3P工藝自量產起便保持較低水平。N5/N4工藝的表現(xiàn)更加出色，從試產階段開始，其缺陷率就明顯更低。

如果N2能夠延續(xù)N5/N4的改善趨勢，其未來發(fā)展將十分值得期待。此外，臺積電還強調，一種工藝的缺陷率能否快速下降，不僅取決于其設計和技術本身，還與制造芯片的數(shù)量和產能規(guī)模密切相關。制造數(shù)量越多、產能規(guī)模越大，越容易發(fā)現(xiàn)潛在問題并加以改進。

目前，N2工藝已經(jīng)流片的芯片數(shù)量顯著增加，這也是其能夠迅速降低缺陷率的重要原因之一。