4 月 7 日消息，國(guó)家知識(shí)產(chǎn)權(quán)局信息顯示，華為技術(shù)有限公司 3 月 18 日公布了一項(xiàng)名為“三進(jìn)制邏輯門(mén)電路、計(jì)算電路、芯片以及電子設(shè)備”的專(zhuān)利，公開(kāi)號(hào)為 CN119652311A，申請(qǐng)日期為 2023 年 9 月 18 日。

專(zhuān)利摘要顯示，本申請(qǐng)?zhí)峁┮环N三進(jìn)制邏輯門(mén)電路、計(jì)算電路、芯片以及電子設(shè)備，本申請(qǐng)?zhí)峁┑娜M(jìn)制邏輯門(mén)電路可以實(shí)現(xiàn)輸入邏輯值的加 1、減 1?；谠撊M(jìn)制邏輯門(mén)電路，利用三值邏輯的 27 種單變量函數(shù)，將該三進(jìn)制邏輯門(mén)電路應(yīng)用于三進(jìn)制邏輯電路中，可以實(shí)現(xiàn)簡(jiǎn)化三進(jìn)制邏輯電路的結(jié)構(gòu)的目的，可以減少三進(jìn)制邏輯電路中的晶體管數(shù)量，降低三進(jìn)制邏輯電路的功耗，以及提高三進(jìn)制邏輯電路的計(jì)算效率。

附專(zhuān)利文件背景技術(shù)信息：

隨著大數(shù)據(jù)時(shí)代的到來(lái)，處理龐大的數(shù)據(jù)量要求芯片具有更高的計(jì)算性能。目前通過(guò)簡(jiǎn)單地縮小晶體管的尺寸來(lái)提高芯片的計(jì)算性能變得更加困難，因此需要通過(guò)設(shè)置大規(guī)模的集成電路，達(dá)到提高芯片的計(jì)算性能的目的，但是大規(guī)模的集成電路會(huì)帶來(lái)更高功耗以及互聯(lián)復(fù)雜度。

三進(jìn)制邏輯是利用三值邏輯來(lái)提高信息密度，三進(jìn)制邏輯能夠超越二進(jìn)制邏輯的計(jì)算性能，因此三進(jìn)制邏輯電路的計(jì)算性能高于二進(jìn)制邏輯電路的計(jì)算性能。三進(jìn)制邏輯門(mén)電路是構(gòu)成三進(jìn)制邏輯電路的基礎(chǔ)單元，因此三進(jìn)制邏輯門(mén)電路的設(shè)計(jì)至關(guān)重要。