上海交通大學(xué)無錫光子芯片研究院（CHIPX）宣布開放 LightSeek ——全球首個面向光子芯片全鏈路的專業(yè)大模型。基于千億級參數(shù)多模態(tài)架構(gòu)，LightSeek 融合 CHIPX 自建中試線真實工藝數(shù)據(jù)，將“設(shè)計-仿真-流片-測試”周期由傳統(tǒng)6-8個月壓縮至1個月，整體研發(fā)效率提升7倍，正式開啟光子芯片“AI 垂直模型”時代。

專業(yè)底座:110nm 中試線 + 幾十萬組真實數(shù)據(jù)

工藝國內(nèi)首條110nm、6/8寸 CMOS 兼容光子芯片中試線（2024年9月啟用，110臺國際頂級設(shè)備）

數(shù)據(jù)規(guī)模:6寸薄膜鈮酸鋰晶圓累計流片數(shù)十萬組，覆蓋設(shè)計、刻蝕、沉積、測試全節(jié)點，形成“數(shù)據(jù)-模型-工藝”閉環(huán)

參數(shù)級別:千億級多模態(tài)大模型，支持文本、圖紙、仿真曲線混合輸入，單模型完成跨域“翻譯”

核心功能:全鏈路智能助手

需求→器件:輸入指標(biāo)自動輸出器件架構(gòu)、工藝窗口與仿真文件

制造→優(yōu)化:實時預(yù)測工藝偏差，給出參數(shù)調(diào)整建議，減少試片次數(shù)

測試→分析:自動解析測試曲線，定位異常并生成報告，支持 JMP/Python 導(dǎo)出

文檔生成:一鍵輸出 PDK 更新說明、工藝卡片及項目匯報 PPT

實測成效:1個月 VS8個月

周期:傳統(tǒng)外包流片6-8個月 → LightSeek1個月完成設(shè)計+仿真+流片+測試

成本:試片次數(shù)減少40%，人工工時下降60%

良率:首批試點3款硅光調(diào)制芯片，首次流片良率提升12%

開放策略:模型、接口、設(shè)備全鏈路開源

模型開放:2025Q1發(fā)布可商用 LightSeek-Lite（70B）權(quán)重與推理代碼

接口開放:提供 REST API 與 Python SDK，企業(yè)可一鍵接入自有 EDA/PDK

設(shè)備直連:與國產(chǎn)裝備廠商共建「智能體-設(shè)備」協(xié)議，支持工藝參數(shù)實時回寫

標(biāo)準(zhǔn)共建:聯(lián)合華為、中興、中科院微系統(tǒng)所等發(fā)起《光子芯片 AI 設(shè)計白皮書》2025版

行業(yè)意義:光子芯片的“ChatGPT 時刻”

光子芯片被譽(yù)為“超越摩爾定律”關(guān)鍵賽道，但設(shè)計-制造割裂、數(shù)據(jù)孤島導(dǎo)致迭代慢、成本高。LightSeek 用真實產(chǎn)線數(shù)據(jù)訓(xùn)練垂直大模型，相當(dāng)于為行業(yè)配備“7×24資深工藝專家”，有望復(fù)制 EDA+AI 在邏輯芯片的成功路徑。隨著薄膜鈮酸鋰、硅光集成需求爆發(fā)，垂直 AI 模型或成為光子賽道的新基建。

下一步:私有模型 + 設(shè)備智能體

2025年，CHIPX 將擴(kuò)建8寸中試線并新增200臺設(shè)備，目標(biāo)把「設(shè)計-封測」全鏈路納入模型，實現(xiàn)“一周交片”愿景。AIbase 將持續(xù)跟蹤其開源模型發(fā)布與行業(yè)云上線進(jìn)度。

體驗地址：https://lightseek.chipx.org/