12 月 13 日消息，日本先進(jìn)芯片制造商 Rapidus 當(dāng)?shù)貢r間 10 日宣布同 EDA 龍頭、重要半導(dǎo)體 IP 企業(yè) Cadence 楷登電子達(dá)成涵蓋 2nm GAA BSPDN 制程在內(nèi)的廣泛合作。這也是 Rapidus 首次在公開渠道提及其背面供電工藝。

BSPDN 背面供電網(wǎng)絡(luò)是先進(jìn)制程領(lǐng)域即將問世的重大技術(shù)改進(jìn)，其將芯片的供電結(jié)構(gòu)從晶圓正面轉(zhuǎn)移至背面，簡化供電路徑的同時也降低了電力路徑對信號傳輸?shù)母蓴_，最終降低平臺整體電壓與功耗。

除 Rapidus 外的三大先進(jìn)制程企業(yè)此前均已明確了首個 BSPDN 節(jié)點的規(guī)劃，其中英特爾將在 2025 年率先推出 Intel 18A、臺積電的 A16 落在 2026 下半年，三星電子的 SF2Z 將于 2027 年量產(chǎn)。

除在 2nm GAA BSPDN 制程上的合作外，Rapidus 還將同 Cadence 一道構(gòu)建適配其工藝的 AI 驅(qū)動參考設(shè)計流程，并將 Cadence 包含 HBM4、PCIe 7.0、224G SerDes 在內(nèi)的 IP 組合加入到 Rapidus 可為客戶提供的“菜單選項”中。

Rapidus 首席執(zhí)行官小池淳義表示：

我們與 Cadence 在 2nm BSPDN 技術(shù)方面的合作使我們站在了行業(yè)的前沿，標(biāo)志著半導(dǎo)體創(chuàng)新在性能和效率方面的重大飛躍。

通過結(jié)合我們的專業(yè)知識，我們很高興能為我們的共同客戶和行業(yè)制定新的技術(shù)標(biāo)準(zhǔn)并創(chuàng)造變革性的解決方案。

Cadence 總裁兼首席執(zhí)行官 Anirudh Devgan 表示：

我們與 Rapidus 在 2nm GAA BSPDN 技術(shù)方面的廣泛合作利用了 Cadence 的 AI 驅(qū)動解決方案來解決實際問題和滿足客戶需求。

通過將 Cadence 先進(jìn)的接口和存儲器 IP 技術(shù)以及參考流程同 Rapidus 的工藝技術(shù)結(jié)合在一起，我們正在為未來 AI 基礎(chǔ)設(shè)施的構(gòu)建提供支持。

注意到，除上述與 Cadence 的合作外，Rapidus 同日還宣布與 Synopsys 就 EDA 和 IP 庫方面合作簽署協(xié)議，雙方將攜手減少工藝、PDK 變更對 IP 庫的影響。