近年來，人工智能正經(jīng)歷從“云中心”向“終端側(cè)”深度演進(jìn)的關(guān)鍵轉(zhuǎn)折。隨著大模型能力的普及與多模態(tài)智能體（AI Agent）應(yīng)用的興起，用戶對(duì)實(shí)時(shí)響應(yīng)、隱私安全、個(gè)性化體驗(yàn)和使用成本的綜合要求不斷提升，推動(dòng)AI推理任務(wù)加速下沉至手機(jī)、可穿戴設(shè)備、智能家居、車載系統(tǒng)等終端場景。這一趨勢催生了對(duì)端側(cè)AI芯片前所未有的需求——既要具備強(qiáng)大的本地算力以支撐復(fù)雜AI任務(wù)，又必須在電池容量、散熱條件、物理尺寸和成本預(yù)算等多重嚴(yán)苛約束下實(shí)現(xiàn)高能效運(yùn)行。

在此背景下，先進(jìn)制程工藝作為提升芯片性能與能效比的核心技術(shù)路徑，日益成為端側(cè)AI芯片設(shè)計(jì)的關(guān)鍵支撐。然而，制程微縮并非坦途：高昂的成本、良率瓶頸以及供應(yīng)鏈復(fù)雜性，正促使產(chǎn)業(yè)界探索更加多元和系統(tǒng)化的解決方案。本文基于11家A端側(cè)AI芯片上市公司公開信息，系統(tǒng)梳理端側(cè)AI芯片對(duì)先進(jìn)制程的需求動(dòng)因、實(shí)際應(yīng)用成效、企業(yè)戰(zhàn)略布局，并深入剖析制程升級(jí)過程中所面臨的現(xiàn)實(shí)挑戰(zhàn)與創(chuàng)新應(yīng)對(duì)策略。通過分析可見，未來端側(cè)AI芯片的競爭已超越單一工藝節(jié)點(diǎn)的比拼，轉(zhuǎn)而聚焦于“先進(jìn)制程+架構(gòu)創(chuàng)新+先進(jìn)封裝+軟硬協(xié)同”的全棧式系統(tǒng)級(jí)優(yōu)化能力。

端側(cè)AI芯片對(duì)先進(jìn)制程的需求背景

端側(cè)AI芯片對(duì)先進(jìn)制程的迫切需求，源于人工智能技術(shù)從云端向終端設(shè)備大規(guī)模遷移的結(jié)構(gòu)性趨勢。附件資料明確指出，隨著大模型和多模態(tài)AI Agent應(yīng)用的蓬勃發(fā)展，用戶對(duì)響應(yīng)速度、使用成本、數(shù)據(jù)安全及個(gè)性化體驗(yàn)的要求日益提升，促使AI推理任務(wù)加速向端側(cè)遷移，形成“云-邊-端”協(xié)同的多層次算力架構(gòu)。在此背景下，以AI手機(jī)、AI PC、智能可穿戴設(shè)備、IPC（網(wǎng)絡(luò)攝像機(jī)）、車載終端等為代表的端側(cè)產(chǎn)品，亟需在有限的物理空間和能源約束下，實(shí)現(xiàn)強(qiáng)大的本地AI處理能力。

具體而言，端側(cè)設(shè)備普遍面臨電池容量小、散熱條件差、體積受限、成本敏感等多重硬性約束。例如，TWS耳機(jī)、智能手表、無線麥克風(fēng)、IoT傳感器等設(shè)備往往依賴小型鋰電池供電，無法承受高功耗芯片帶來的續(xù)航壓力。然而，AI應(yīng)用（如語音喚醒、圖像識(shí)別、實(shí)時(shí)翻譯、ADAS輔助駕駛等）又對(duì)算力提出了顯著增長的需求。瑞芯微精準(zhǔn)概括了這一矛盾：“SoC芯片的算力需求呈現(xiàn)爆發(fā)式增長，驅(qū)動(dòng)SoC設(shè)計(jì)進(jìn)入‘先進(jìn)制程、算力升級(jí)、架構(gòu)重構(gòu)、能耗革命’的新階段。”

為破解算力需求激增與能源供給有限之間的根本矛盾，先進(jìn)制程成為關(guān)鍵突破口。其核心價(jià)值在于：在晶體管尺寸縮小的同時(shí)，降低單個(gè)晶體管的動(dòng)態(tài)與靜態(tài)功耗，并提升單位面積內(nèi)的晶體管密度。這使得芯片能夠在更小的面積上集成更多計(jì)算單元（如多核CPU、GPU、大算力NPU、VPU等），同時(shí)維持或降低整體功耗水平。恒玄科技采用6nm FinFET工藝開發(fā)BES2800芯片，正是為了在可穿戴設(shè)備的嚴(yán)苛空間內(nèi)，集成高性能異構(gòu)計(jì)算單元與完整的射頻/音頻子系統(tǒng)，從而提供“強(qiáng)大的算力和高品質(zhì)的無縫連接體驗(yàn)”。同樣，晶晨股份的6nm旗艦芯片能支持同聲字幕生成等復(fù)雜AI功能，并實(shí)現(xiàn)千萬級(jí)出貨，也印證了先進(jìn)制程對(duì)于支撐高能效AI落地的決定性作用。

因此，先進(jìn)制程不僅是性能提升的工具，更是端側(cè)AI產(chǎn)品實(shí)現(xiàn)商業(yè)可行性和用戶體驗(yàn)閉環(huán)的基礎(chǔ)保障。

A股端側(cè)AI芯片公司部分旗艦SoC應(yīng)用全景表

先進(jìn)制程在端側(cè)AI芯片中的具體應(yīng)用體現(xiàn)

先進(jìn)制程直接賦能端側(cè)AI芯片的高性能與高能效。晶晨股份推出的6nm芯片自2024年下半年商用以來，2025年上半年銷量已超400萬顆，預(yù)計(jì)全年將達(dá)千萬顆以上。該芯片集成自研智能端側(cè)算力單元，支持同聲字幕生成等AI功能，充分體現(xiàn)了先進(jìn)制程對(duì)AI算力落地的支撐作用。全志科技亦指出，“7nm及以下先進(jìn)制程已成為高端SoC的主流”，而3nm等更先進(jìn)節(jié)點(diǎn)則因成本與良率問題尚未大規(guī)模普及。恒玄科技的BES2800芯片同樣基于6nm工藝，集成了多核CPU/GPU/NPU，為TWS耳機(jī)、智能手表等設(shè)備提供強(qiáng)大算力和高品質(zhì)連接體驗(yàn)。

低功耗是端側(cè)AI芯片的生命線。安凱微在介紹其低功耗智能視覺芯片KM01A與KM01W時(shí)表示，整機(jī)在AOV模式下功耗低于30mW，這一指標(biāo)的達(dá)成離不開制程工藝的優(yōu)化。炬芯科技雖采用22nm成熟制程，但通過自研存內(nèi)計(jì)算技術(shù)顯著提升了能效比，說明即使在非最先進(jìn)節(jié)點(diǎn)上，制程與架構(gòu)的協(xié)同優(yōu)化也能有效控制功耗。

先進(jìn)制程使單芯片集成更多功能模塊成為可能。瑞芯微指出，高性能SoC正標(biāo)配“多核心、高頻率、超高清和多路編解碼能力、大算力NPU、高速多通道DDR”，這些特性高度依賴先進(jìn)制程帶來的晶體管密度與互連性能提升。晶晨股份的6nm芯片即集成了NPU、視頻編解碼器、無線通信模塊等，實(shí)現(xiàn)了高性能與小體積的統(tǒng)一。

多家公司已在先進(jìn)制程上展開前瞻性布局。瑞芯微正在研發(fā)下一代旗艦芯片RK3688，以適配AIoT 2.0時(shí)代對(duì)端側(cè)算力的更高需求；全志科技已啟動(dòng)“下一代更高性能SoC架構(gòu)”的研究，并明確將采用更先進(jìn)制程；恒玄科技則通過6nm工藝實(shí)現(xiàn)射頻、音頻、電源管理等模擬與數(shù)字電路的全集成，進(jìn)一步降低系統(tǒng)級(jí)功耗。

制程升級(jí)面臨的挑戰(zhàn)與應(yīng)對(duì)策略

盡管先進(jìn)制程優(yōu)勢顯著，但其大規(guī)模應(yīng)用于端側(cè)AI芯片仍面臨嚴(yán)峻挑戰(zhàn)，主要體現(xiàn)在成本、良率、技術(shù)復(fù)雜度和供應(yīng)鏈穩(wěn)定性等方面。

首先，制造成本急劇攀升。全志科技明確指出：“3nm等更先進(jìn)工藝面臨成本高和低良率瓶頸”。隨著制程節(jié)點(diǎn)進(jìn)入5nm以下，光刻工藝（尤其是EUV光刻）的設(shè)備投入、材料成本和工藝步驟數(shù)量呈指數(shù)級(jí)增長，導(dǎo)致晶圓價(jià)格高昂。對(duì)于毛利率相對(duì)有限、價(jià)格競爭激烈的消費(fèi)類端側(cè)芯片市場而言，全面采用先進(jìn)節(jié)點(diǎn)在經(jīng)濟(jì)上并不現(xiàn)實(shí)。

其次，良率問題制約量產(chǎn)爬坡。更先進(jìn)的制程對(duì)工藝控制精度要求極高，任何微小的缺陷都可能導(dǎo)致芯片失效。低良率不僅直接推高單顆芯片成本，還會(huì)影響產(chǎn)品交付周期和市場競爭力。這對(duì)于需要快速迭代、搶占市場的AIoT和消費(fèi)電子領(lǐng)域尤為不利。

面對(duì)上述挑戰(zhàn)，行業(yè)并未止步于單純追求更小線寬，而是轉(zhuǎn)向系統(tǒng)級(jí)創(chuàng)新與異構(gòu)集成作為應(yīng)對(duì)策略：

· 發(fā)展先進(jìn)封裝技術(shù)：多家端側(cè)AI芯片企業(yè)認(rèn)為，“3D堆疊、Chip to Chip、Die to Die的芯片互聯(lián)方式會(huì)越來越普及”。通過將不同功能模塊（如邏輯計(jì)算芯粒、高速緩存、模擬/RF芯粒）采用最適合其特性的制程分別制造，再通過2.5D/3D封裝技術(shù)集成在同一封裝體內(nèi)，可以在不犧牲性能的前提下，有效規(guī)避單一先進(jìn)制程帶來的高成本與低良率風(fēng)險(xiǎn)。瑞芯微明確提出，“Chiplet設(shè)計(jì)和先進(jìn)的3D封裝設(shè)計(jì)”將成為平衡性能與成本的關(guān)鍵策略。

· 推行混合制程設(shè)計(jì)（Hybrid Process Node）：并非所有電路模塊都需要最先進(jìn)制程。例如，數(shù)字邏輯部分可采用7nm或6nm以獲得高密度和低功耗，而電源管理、射頻收發(fā)等模擬電路則更適合采用28nm或40nm等成熟穩(wěn)定、成本更低的制程。通過Chiplet或異構(gòu)集成方式將不同制程的芯粒組合，既能發(fā)揮先進(jìn)制程在算力核心上的優(yōu)勢，又能利用成熟制程在模擬/高壓/高可靠性方面的長處，實(shí)現(xiàn)整體最優(yōu)。

· 強(qiáng)化架構(gòu)與算法協(xié)同優(yōu)化：在制程受限的情況下，通過架構(gòu)創(chuàng)新彌補(bǔ)性能差距。炬芯科技在22nm制程上成功商用“第一代存內(nèi)計(jì)算技術(shù)”，即是在成熟節(jié)點(diǎn)上通過改變數(shù)據(jù)搬運(yùn)范式（減少內(nèi)存訪問能耗）來大幅提升能效比的典型案例。此外，“AI驅(qū)動(dòng)的任務(wù)調(diào)度算法”和“預(yù)測性功耗管理”等軟件層面的優(yōu)化，也是降低系統(tǒng)級(jí)能耗、緩解制程壓力的重要手段。

小結(jié)：先進(jìn)制程是端側(cè)AI芯片發(fā)展的核心驅(qū)動(dòng)力之一

綜上所述，附件資料清晰表明，端側(cè)AI芯片的發(fā)展高度依賴先進(jìn)制程技術(shù)，以實(shí)現(xiàn)“高性能、低功耗、高集成”的產(chǎn)品目標(biāo)。6nm、7nm及以下制程已成為高端端側(cè)AI SoC的主流選擇，支撐著NPU集成、多模態(tài)AI推理、超高清編解碼等關(guān)鍵功能。然而，面對(duì)成本與良率的現(xiàn)實(shí)約束，行業(yè)并未單一押注于制程微縮，而是采取“先進(jìn)制程+架構(gòu)創(chuàng)新+先進(jìn)封裝”的組合策略。部分企業(yè)如炬芯科技在22nm節(jié)點(diǎn)上通過存內(nèi)計(jì)算實(shí)現(xiàn)能效突破，印證了技術(shù)路徑的多樣性。未來，端側(cè)AI芯片的競爭將不僅體現(xiàn)在制程先進(jìn)性上，更體現(xiàn)在系統(tǒng)級(jí)能效優(yōu)化、軟硬協(xié)同設(shè)計(jì)以及異構(gòu)集成能力的綜合較量之中。