三維晶體管結(jié)構(gòu)包括FinFET和GAA FET等，是半導(dǎo)體工藝演進(jìn)中的關(guān)鍵性突破之一，其重要性在于解決了傳統(tǒng)平面晶體管在納米尺度下的物理極限問(wèn)題，支撐了摩爾定律的延續(xù)。2011年，英特爾成功量產(chǎn)采用FinFET的處理器；2022年，三星電子成為全球首家在3納米工藝中量產(chǎn)采用GAA結(jié)構(gòu)的邏輯半導(dǎo)體的公司；2025年，臺(tái)積電將量產(chǎn)2納米工藝，采用GAA結(jié)構(gòu)。這些都有效推進(jìn)了半導(dǎo)體技術(shù)工藝的演進(jìn)發(fā)展。而在第42屆超大規(guī)模集成電路研討會(huì)（VLSI 2025）上，北京大學(xué)微電子學(xué)院黃如院士團(tuán)隊(duì)公布了新一代三維晶體管結(jié)構(gòu)“倒裝堆疊晶體管（Flip FET, FFET）”，首次實(shí)現(xiàn)了8層晶體管的三維垂直集成，單位面積邏輯密度較傳統(tǒng)FinFET提升3.2倍，功耗降低58%。這一突破性成果被業(yè)界視為延續(xù)摩爾定律的最具潛力方案之一。

三維晶體管技術(shù)持續(xù)演進(jìn)

受人工智能、高性能計(jì)算、數(shù)據(jù)中心等應(yīng)用的推動(dòng)，近年來(lái)半導(dǎo)體先進(jìn)邏輯工藝的市場(chǎng)規(guī)模不斷擴(kuò)大，直接推動(dòng)了全球半導(dǎo)體產(chǎn)業(yè)的成長(zhǎng)。市調(diào)機(jī)構(gòu)Counterpoint Research最新報(bào)告顯示，全球純半導(dǎo)體晶圓代工行業(yè)收入預(yù)計(jì)在2025年將同比增長(zhǎng)17%，超過(guò)1650億美元。先進(jìn)的3nm和5/4nm節(jié)點(diǎn)在推動(dòng)半導(dǎo)體收入增長(zhǎng)方面發(fā)揮著關(guān)鍵作用，預(yù)計(jì)2025年3nm節(jié)點(diǎn)的收入將同比增長(zhǎng)超過(guò)600%，達(dá)到約300億美元；包括 7nm在內(nèi)的先進(jìn)節(jié)點(diǎn)將在2025年貢獻(xiàn)純晶圓廠(chǎng)總收入的一半以上。

然而在技術(shù)層面，傳統(tǒng)的二維平面集成方式面臨物理極限和工藝極限的瓶頸，當(dāng)晶體管尺寸縮小至20nm以下時(shí)，柵極對(duì)溝道的控制力減弱，導(dǎo)致漏電流劇增、功耗失控，三維堆疊成為接續(xù)摩爾定律演進(jìn)的主要方向。

從目前業(yè)界的發(fā)展進(jìn)程來(lái)看，F(xiàn)inFET解決平面晶體管失效問(wèn)題，在10年內(nèi)支撐了從16nm到5nm的跨越。3nm/2nm以下GAA 將接棒，確保芯片在功耗、性能、集成度上的持續(xù)進(jìn)步。三星電子2022年首家量產(chǎn)采用GAA結(jié)構(gòu)的3納米工藝；2025年臺(tái)積電將采用GAA量產(chǎn)2nm工藝，同時(shí)計(jì)劃在2027年后推出N2P、N2X等2nm的變體工藝，進(jìn)一步優(yōu)化性能與功耗。

至于再下一代的三維晶體管結(jié)構(gòu)，IMEC于2018年提出的補(bǔ)場(chǎng)效應(yīng)晶體管（Complementary FET, CFET）被認(rèn)為是一個(gè)有力的競(jìng)爭(zhēng)者。根據(jù)此前IMEC公布的技術(shù)路線(xiàn)圖，憑借CFET，芯片工藝技術(shù)在2032年將有望進(jìn)化到5埃米（0.5nm），2036年有望實(shí)現(xiàn)2埃米（0.2nm）。臺(tái)積電、三星、英特爾等都在實(shí)驗(yàn)室中對(duì)CFET進(jìn)行了預(yù)研開(kāi)發(fā)。

北大 Flip FET 實(shí)現(xiàn)架構(gòu)創(chuàng)新

不過(guò)隨著近年來(lái)在半導(dǎo)體技術(shù)研發(fā)投入上的增加，我國(guó)在新一代三維晶體管結(jié)構(gòu)上也開(kāi)始發(fā)出自己的聲音。北京大學(xué)吳恒研究員-黃如院士團(tuán)隊(duì)在2024年6月召開(kāi)的集成電路頂級(jí)會(huì)議VLSI2024上，首次提出了FlipFET技術(shù)。在今年召開(kāi)的VLSI2025上，北大團(tuán)隊(duì)再次發(fā)布相關(guān)研究成果。根據(jù)北京大學(xué)集成電路學(xué)院發(fā)布的消息，在VLSI2025上北京大學(xué)集成電路學(xué)院共有12篇高水平學(xué)術(shù)論文入選。其中“倒裝堆疊晶體管的高密度集成驗(yàn)證”和“面向亞1nm節(jié)點(diǎn)的倒裝堆疊晶體管演進(jìn)路線(xiàn)圖”，都受到極大關(guān)注。

根據(jù)相關(guān)報(bào)道，在3D堆疊晶體管和背面互連技術(shù)等新型架構(gòu)的開(kāi)發(fā)過(guò)程中，面臨著高深寬比工藝難點(diǎn)以及設(shè)計(jì)復(fù)雜性等挑戰(zhàn)。FlipFET通過(guò)自對(duì)準(zhǔn)地背靠背堆疊正面（FS）NFET和背面（BS）PFET，并結(jié)合雙面電源/信號(hào)互連，可實(shí)現(xiàn)高密度的晶體管和互連線(xiàn)集成。在此基礎(chǔ)上，為獲得完整晶圓級(jí)集成結(jié)果，經(jīng)過(guò)一年多的打磨，北京大學(xué)吳恒研究員-黃如教授團(tuán)隊(duì)開(kāi)發(fā)了一系列關(guān)鍵工藝模塊，包括晶圓鍵合、襯底減薄、背面溝道形貌優(yōu)化以及背面光刻對(duì)準(zhǔn)校正，成功獲得了FlipFET的關(guān)鍵正反面器件電性，并報(bào)道了世界首個(gè)背部集成的邏輯晶體管技術(shù)。

實(shí)驗(yàn)結(jié)果表明，正面NFET經(jīng)過(guò)翻轉(zhuǎn)表現(xiàn)良好，背面PFET性能優(yōu)異（最小溝長(zhǎng)低至30 nm，SS=73.1 mV/dec，DIBL=24 mV，開(kāi)關(guān)比達(dá)107），與正面NFET相當(dāng)。FlipFET還展現(xiàn)出天然分離柵結(jié)構(gòu)、約500 mV的多閾值電壓可調(diào)性以及實(shí)現(xiàn)雙面CMOS的能力，顯著優(yōu)于傳統(tǒng)的單片CFET。這些進(jìn)展驗(yàn)證了FlipFET在工藝可實(shí)現(xiàn)性、設(shè)計(jì)靈活性和可擴(kuò)展性方面的巨大潛力，使其成為超越1nm邏輯節(jié)點(diǎn)的重要候選技術(shù)。

在面向亞1nm節(jié)點(diǎn)的倒裝堆疊晶體管演進(jìn)路線(xiàn)圖的研究中，北大團(tuán)隊(duì)針對(duì)A2及以下工藝節(jié)點(diǎn)面臨的功耗、性能與面積（PPA）挑戰(zhàn)，提出了三代結(jié)構(gòu)創(chuàng)新：1）完全自對(duì)準(zhǔn)倒裝堆疊晶體管F3ET，實(shí)現(xiàn)正反面柵極的自對(duì)準(zhǔn)，提高設(shè)計(jì)靈活性并降低柵極互連電阻；2）基于叉形晶體管的完全自對(duì)準(zhǔn)倒裝堆疊晶體管F4ET，并結(jié)合嵌入式供電軌（embedded Power Rail）及背面接觸（Backside Contact），實(shí)現(xiàn)了極致2T標(biāo)準(zhǔn)單元設(shè)計(jì)；3）基于互補(bǔ)堆疊晶體管的倒裝堆疊晶體管CFFET，實(shí)現(xiàn)四層晶體管的終極堆疊。

同時(shí)，研究還拓展至SRAM的微縮路徑，基于多種倒裝堆疊SRAM架構(gòu)方案，成功實(shí)現(xiàn)了FFET SRAM在A(yíng)2節(jié)點(diǎn)下的同步縮放。該研究構(gòu)建出一套面向極限尺度的DTCO優(yōu)化路徑，驗(yàn)證了FFET面向亞1nm先進(jìn)邏輯晶體管微縮的潛力。

CFET與中國(guó)Flip FET的技術(shù)探索

就半導(dǎo)體工藝技術(shù)而言，所有的現(xiàn)代計(jì)算機(jī)芯片都是由晶體管組成的。經(jīng)典的平面晶體管結(jié)構(gòu)都包含一個(gè)柵極、一個(gè)源極和一個(gè)漏極，并排列在一個(gè)二維平面上。當(dāng)人們對(duì)柵極施加一個(gè)電壓，柵極就會(huì)打開(kāi)，電流從源極流向漏極，電路就會(huì)導(dǎo)通。這是現(xiàn)代計(jì)算機(jī)芯片最基礎(chǔ)的結(jié)構(gòu)。但隨著晶體管的尺寸不斷縮小，特別是溝道的尺寸也隨之縮小，人們面臨的問(wèn)題也隨之增加，人們的解決方案是改變晶體管的結(jié)構(gòu)。從二維平面變?yōu)槿S立體，從FinFET、GAA到CFET以及Flip FET，目標(biāo)都是提高晶體管密度，改善高漏電等問(wèn)題。

CFET的目的就是在單一集成工藝中將n型（nFET）和p型（pFET）晶體管堆疊在一起，通過(guò)晶體管級(jí)的三維堆疊集成，在晶體管結(jié)構(gòu)上作出改變，以便更高效地利用空間，提升器件密度和性能。

據(jù)芯思想報(bào)道，晶體管級(jí)的三維集成技術(shù)目前已經(jīng)受到廣泛關(guān)注。其設(shè)計(jì)思路是通過(guò)在垂直方向上堆疊器件和互連，將傳統(tǒng)的單面布局?jǐn)U展至多面空間，在掩模版尺寸受限的條件下為單芯片提供了突破集成密度上限的可能。

相較而言，CFET的核心是將n型和p型晶體管縱向堆疊于同一單元內(nèi)，直接壓縮水平面積。Flip FET則是在晶圓正面制作nFET，背面制作pFET，通過(guò)晶圓翻轉(zhuǎn)實(shí)現(xiàn)雙面器件堆疊。結(jié)合背面電源軌（BPR）與雙面信號(hào)互連，單元高度可降至5T以下，且供電電阻降低40%，電壓穩(wěn)定性更優(yōu)。CFET以直接n-p堆疊實(shí)現(xiàn)面積減半，但FFET通過(guò)雙面分離設(shè)計(jì)提升供電效率和設(shè)計(jì)靈活性，在超高密度場(chǎng)景（如1納米以下）更具擴(kuò)展性。

吳恒研究員也特別指出，F(xiàn)lip FET并不是一種器件結(jié)構(gòu)技術(shù)，而是器件三維集成的新架構(gòu)。其不僅適用于Fin結(jié)構(gòu)的堆疊，還適用于下一代GAA納米片，具有很強(qiáng)的拓展性。

更加值得關(guān)注的是，F(xiàn)FET還充分結(jié)合了中國(guó)大陸當(dāng)前的設(shè)備情況，可以兼容現(xiàn)有產(chǎn)線(xiàn)，采用非EUV依賴(lài)工藝。據(jù)業(yè)內(nèi)人士透露，其可在7nm工藝上進(jìn)行，利用成熟設(shè)備，有效降低了產(chǎn)業(yè)化的門(mén)檻。這種集成思路可以依賴(lài)現(xiàn)有光刻技術(shù)和設(shè)計(jì)能力將集成電路的集成度持續(xù)提升，更適應(yīng)中國(guó)本土產(chǎn)業(yè)鏈現(xiàn)狀。

中國(guó)方案的機(jī)遇與考驗(yàn)

可以說(shuō)，F(xiàn)lip FET 的發(fā)布，打破了中國(guó)在先進(jìn)邏輯器件領(lǐng)域長(zhǎng)期“跟跑”的被動(dòng)局面，在全球半導(dǎo)體科研領(lǐng)域發(fā)出了自己的聲音。這也引發(fā)臺(tái)積電、英特爾等巨頭的高度關(guān)注。臺(tái)積電研發(fā)總監(jiān)指出，該技術(shù)“重新定義了三維集成的技術(shù)邊界”。

有中國(guó)臺(tái)灣地區(qū)業(yè)者表示，F(xiàn)lip FET充分利用晶圓背部進(jìn)行晶體管級(jí)三維堆疊，融合了晶圓背部互連和堆疊晶體管集成方法，能提升芯片集成密度和電路設(shè)計(jì)靈活度。通過(guò)創(chuàng)新方案實(shí)現(xiàn)類(lèi)似CFET的PPA，展現(xiàn)了中國(guó)大陸業(yè)者的研發(fā)韌性。

當(dāng)然，F(xiàn)lipFET面臨的挑戰(zhàn)還有很多，例如，F(xiàn)lipFET晶圓需要進(jìn)行減薄工藝和多個(gè)背面工藝流程，更容易受到晶圓翹曲和套刻誤差的影響，從而降低良率，增加成本。此外，晶圓翻轉(zhuǎn)后，細(xì)間距觸點(diǎn)和金屬的對(duì)準(zhǔn)也是一個(gè)問(wèn)題。目前的Flip FET還處于研發(fā)階段，未來(lái)實(shí)現(xiàn)量產(chǎn)仍需面臨諸多挑戰(zhàn)。

在摩爾定律放緩的背景下，半導(dǎo)體行業(yè)面臨技術(shù)瓶頸。如何持續(xù)優(yōu)化芯片的性能（Performance）、功耗（Power）和面積（Area），已成為全球產(chǎn)業(yè)界與學(xué)術(shù)界共同攻堅(jiān)的核心命題。Flip FET通過(guò)引入雙面有源區(qū)與雙面互連等創(chuàng)新設(shè)計(jì)，將晶圓集成從傳統(tǒng)的單面加工推向三維立體化，為突破摩爾定律桎梏提供了全新范式。相信未來(lái)會(huì)有更多中國(guó)方案被提出。